Come creare un Pulse Delay in Verilog

Verilog , un linguaggio descrittore hardware utilizzato per generare circuiti digitali per chip programmabili , può essere usato per scrivere il codice che descrive circuiti digitali , simulare il comportamento del circuito e hardware programma . Un buon esempio di un circuito Verilog semplice è quello che crea un impulso dopo un breve ritardo . È possibile scrivere un programma Verilog che realizza questo con poche righe di codice , senza alcuna esperienza di programmazione precedente . Cose che ti serviranno
Verilog ambiente di sviluppo integrato ( IDE ) , come ad esempio Altera Quartus II
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Aprire il Verilog IDE e creare un nuovo progetto di clic su " File ", quindi selezionando " creazione guidata nuovo progetto ". viene visualizzata una finestra di creazione del progetto. Selezionare un nome e una directory per questo progetto . Ad esempio, è possibile assegnare un nome al progetto "ritardo" e posizionarlo nella directory " C : \\. Verilog Progetti "

2 Premere il pulsante "Next" per passare attraverso il resto delle pagine , lasciando tutte le impostazioni ai valori predefiniti . Premere il pulsante "Fine" per creare il progetto .
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Selezionare " File ", quindi " Nuovo " per aprire una finestra di creazione del file . Selezionare "File HDL Verilog " e premere il tasto " OK " per aggiungere un nuovo file Verilog al progetto. Un file vuoto Verilog appare nella finestra principale di editor di testo .
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definire un nuovo " modulo" che ha lo stesso nome del progetto . Questo modulo ospiterà tutto il codice per il programma di impulso ritardo . Quando si definisce un modulo , è anche possibile definire alcuni parametri , quali ingressi e uscite. Il modulo di ritardo necessita di due parametri : un segnale di clock ed una uscita per l' impulso generato . Scrivere il seguente per definire il modulo con questi parametri :

ritardo modulo ( orologio , polso ) ;
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Definire due segnali : un segnale di clock di ingresso e un segnale di impulso di uscita . Il segnale di clock viene utilizzato per contare una breve sequenza prima di inviare un segnale a impulsi attraverso l'uscita . Questo ti permette di volta un ritardo in base al numero di transizioni di clock che si verificano . Scrivere le seguenti definizioni :
segnale di clock di ingresso

; impulso di uscita ;
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definire un registro che memorizza il numero corrente di transizioni di clock che si sono verificati . Dal momento che questo registro viene usato per contare il numero di transizioni , un buon nome per esso è " contare ". Scrivere la seguente per definire e inizializzare questo registro :

reg conteggio ; iniziale iniziare count = 0 ;
Pagina 7

Scrivi la seguente dichiarazione per eseguire una sequenza di azioni con ogni tick del segnale di clock :

sempre @ ( posedge orologio ) economici 8

Incremento della " contare " registrarsi per uno con ogni transizione del clock :
conteggio

< = count + 1 ;
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test per vedere se il " registro count " è uguale a 10 , o di qualche altro valore arbitrario . Questo è come si può cronometrare il polso ritardo . L'impulso viene emesso solo dopo un determinato numero di transizioni di clock . Se il tasso di clock è di 10 cicli al secondo , allora l'impulso viene generato dopo un ritardo di un secondo . È possibile provare il " conteggio " registrare utilizzando un "if" , come ad esempio il seguente :

if (count == 10 ) economici 10

Inserire un singolo bit sul " pulse " segnale di uscita da scrittura :

polso < = 1'b1 ;
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fine della " if " con la seguente dichiarazione :

fine

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Fine del modulo con la seguente dichiarazione :

endmodule
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compilare e testare il circuito . Questo circuito genera un impulso che dura per una singola transizione di clock . L' impulso viene generato solo dopo un ritardo predeterminato , in questo caso 10 transizioni di clock . È possibile modificare questo valore al momento della generazione di impulsi corrisponde ai criteri .

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