Verilog è un hardware Descriptor Language , o HDL , ed è usato per descrivere i circuiti digitali utilizzando semantica del linguaggio di programmazione . È possibile utilizzare Verilog e istruzioni di controllo del linguaggio di programmazione comuni, come " if" per generare gli eventi in un circuito digitale . Ad esempio, è possibile creare un impulso elettrico sul fronte di discesa di un segnale di clock . Un segnale di clock è un treno di onde quadre , dove ogni onda quadra è generato molte volte al secondo . Ci sono due lati per l'onda quadra : il fronte di salita e fronte di discesa . È possibile attivare eventi su entrambi i bordi . Cose che ti serviranno
Verilog ambiente di sviluppo integrato ( IDE ) , come ad esempio Altera Quartus II (vedi Risorse per il link ) economici Show More Istruzioni
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Aprire il Verilog IDE e creare un nuovo progetto facendo clic su " File ", quindi selezionando " creazione guidata nuovo progetto . " Una finestra di creazione del progetto viene visualizzata . Selezionare un nome e una directory per questo progetto . Ad esempio, è possibile assegnare un nome al progetto "Pulse" e posizionarlo nella directory " C : \\. Verilog Progetti " Premere il pulsante "Next" per passare attraverso il resto delle pagine , lasciando tutte le impostazioni al loro valore predefinito . Premere il pulsante "Fine" per creare il progetto .
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Selezionare " File ", quindi "Nuovo" per aprire una finestra di creazione del file . Selezionare "File HDL Verilog " e premere il tasto " OK " per aggiungere un nuovo file Verilog al progetto. Un file vuoto Verilog appare nella finestra principale di editor di testo .
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definire un nuovo " modulo" che ha lo stesso nome del progetto . Questo modulo ospiterà tutto il codice per il programma di impulso . Quando si definisce un modulo , è anche possibile definire parametri di input e di output . Il modulo "pulse " ha bisogno di due parametri : un segnale di clock e una uscita per l'impulso generato . Scrivere il seguente per definire il modulo con questi parametri :

impulso modulo (orologio , polso ) ;
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definire due segnali : un segnale di clock in ingresso e un segnale di impulso di uscita . Il segnale di clock viene utilizzato per attivare un impulso sul suo fronte di discesa . Il fronte di discesa è dove il segnale transizioni di clock da un valore alto ad un valore basso . In contrasto , il fronte di salita è la dove il segnale di clock transizioni da un valore basso ad un valore alto . Il segnale di clock mantiene il segnale alto per la stessa quantità di tempo come un segnale basso , creando un pattern come un treno di caselle . È possibile definire i due segnali con le seguenti due affermazioni :
clock di ingresso

; impulso di uscita ;
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Scrivi la seguente dichiarazione per eseguire una sequenza di azioni con ogni tick del segnale di clock , innescando sul fronte di discesa del clock :

sempre @ ( negedge orologio ) economici 6

Inserire un singolo bit sul segnale di uscita " a impulsi " , in questo modo:

polso < = 1'b1 ;
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Fine del modulo con la seguente dichiarazione :

endmodule
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compilare e testare il circuito premendo il pulsante "Play " che si trova nella barra degli strumenti principale del software Quartus II . Questo circuito genera un impulso sul fronte di discesa del segnale di clock .

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